nasi. 16.10.

Perbezaan asas antara litar CMOS dan teknologi nMOS ialah ketiadaan rintangan aktif dalam litar. Sepasang transistor dengan jenis saluran yang berbeza disambungkan kepada setiap input litar. Transistor dengan saluran jenis-p disambungkan oleh substrat kepada sumber kuasa, jadi pembentukan saluran di dalamnya akan berlaku apabila beza potensi antara substrat dan pintu masuk cukup besar, dan potensi pada pintu mesti negatif. relatif kepada substrat. Keadaan ini dipastikan dengan menggunakan potensi tanah pada pintu gerbang (iaitu logik 0). Transistor dengan saluran jenis-n disambungkan oleh substrat ke tanah, jadi pembentukan saluran di dalamnya akan berlaku apabila potensi sumber kuasa digunakan pada get (iaitu logik 1). Pada masa yang sama menggunakan sifar logik atau satu logik pada pasangan transistor sedemikian dengan jenis saluran yang berbeza membawa kepada fakta bahawa satu transistor pasangan itu semestinya akan terbuka dan satu lagi ditutup. Oleh itu, keadaan dicipta untuk menyambungkan output sama ada ke sumber kuasa atau ke tanah.

Jadi, dalam kes paling mudah, untuk litar penyongsang (Rajah 16.10) pada A = 0, transistor VT1 akan dibuka dan VT2 akan ditutup. Akibatnya, keluaran litar F akan disambungkan melalui saluran VT1 ke sumber kuasa, yang sepadan dengan keadaan logik: F=1. Pada A=1, transistor VT1 akan ditutup (pintu gerbang dan substrat mempunyai potensi yang sama), dan VT2 akan terbuka. Oleh itu, keluaran litar F akan disambungkan melalui saluran transistor VT2 ke tanah. Ini sepadan dengan keadaan sifar logik: F=0.

Penambahan logik (Rajah 16.11) dijalankan dengan menyambungkan saluran p transistor VT1 dan VT2 secara bersiri. Apabila sekurang-kurangnya satu unit dibekalkan, satu saluran tidak terbentuk untuk transistor ini. Pada masa yang sama, terima kasih kepada sambungan selari VT3 dan VT4, transistor yang sepadan di bahagian bawah litar dibuka, memastikan sambungan output F ke tanah. Ternyata F=0 apabila sekurang-kurangnya satu logik 1 digunakan - ini ialah peraturan OR-NOT.

nasi. 16.11.

Fungsi NAND dijalankan melalui sambungan selari VT1 dan VT2 di bahagian atas litar dan sambungan bersiri VT3 dan VT4 di bahagian bawah (Rajah 16.12). Jika sifar digunakan pada sekurang-kurangnya satu input, saluran tunggal pada VT3 dan VT4 tidak akan terbentuk, output akan diputuskan sambungan dari tanah. Pada masa yang sama, sekurang-kurangnya satu transistor di bahagian atas litar (ke pintu yang mana sifar logik digunakan) akan menyediakan sambungan output F ke sumber kuasa: F = 1 apabila sekurang-kurangnya satu sifar digunakan - peraturan DAN-BUKAN.

nasi. 16.12.

Ringkasan ringkas

Bergantung pada asas elemen, terdapat teknologi pengeluaran IC yang berbeza. Yang utama ialah TTL pada transistor bipolar dan nMOS dan CMOS dihidupkan transistor kesan medan.

Istilah utama

teknologi nMOS transistor kesan medan dengan saluran teraruh jenis-n.

penimbal 3 keadaan– bahagian keluaran litar TTL, memberikan kemungkinan peralihan kepada keadaan galangan tinggi ketiga.

teknologi CMOS- Teknologi pengeluaran IC berasaskan transistor kesan medan dengan saluran kedua-dua jenis kekonduksian elektrik.

Pengumpul terbuka– pilihan untuk melaksanakan bahagian penimbal elemen TTL tanpa perintang dalam litar beban, yang dikeluarkan di luar litar.

Litar Beban Rintangan– Litar TTL di mana keadaan litar penampan ditentukan oleh keadaan bukan satu, tetapi dua transistor.

Logik transistor-transistor– teknologi untuk penghasilan IC berdasarkan transistor bipolar.

Singkatan yang diterima

CMOS – pelengkap, logam, oksida, semikonduktor

Kit latihan

Latihan untuk kuliah 16

Latihan 1

Pilihan 1 untuk latihan 1.Lukis litar elemen NOR 3-input menggunakan teknologi nMOS.

Pilihan 2 untuk latihan 1.Lukiskan litar elemen NAND 3-input menggunakan teknologi nMOS.

Pilihan 3 untuk latihan 1.Lukis litar elemen NOR 4-input menggunakan teknologi nMOS.

Latihan 2

Pilihan 1 untuk latihan 2.Lukiskan litar get NOR 3-input menggunakan teknologi CMOS.

Pilihan 2 untuk senaman 2.Lukiskan litar get NAND 3-input menggunakan teknologi CMOS.

Pilihan 3 untuk latihan 2.Lukiskan litar get NOR 4-input menggunakan teknologi CMOS.

Latihan 3

Pilihan 1 untuk latihan 3.Lukiskan litar elemen NOR 3-input menggunakan teknologi TTL.

Pilihan 2 untuk latihan 3.Lukis gambar rajah elemen NAND 3-input menggunakan teknologi TTL.

Pilihan 3 untuk latihan 3.Lukis litar elemen NOR 4-input menggunakan teknologi TTL.

Latihan 4

Pilihan 1 untuk latihan 4.Lukiskan litar elemen ATAU 3-input menggunakan teknologi nMOS.

Pilihan 2 untuk latihan 4.Lukis litar 3-input AND elemen menggunakan teknologi nMOS.

Pilihan 3 untuk latihan 4.Lukis litar 4-input OR elemen menggunakan teknologi nMOS.

Latihan 5

Pilihan 1 untuk latihan 5.Lukis litar 3-input OR get menggunakan teknologi CMOS.

Pilihan 2 untuk senaman 5.Lukis gambarajah litar 3-input AND elemen menggunakan teknologi CMOS.

Pilihan 3 untuk latihan 5.Lukis litar 4-input OR get menggunakan teknologi CMOS.

Latihan 6

Pilihan 1 untuk latihan 6.Lukis litar elemen OR 3-input menggunakan teknologi TTL.

Pilihan 2 untuk latihan 6.Lukis litar elemen 3-input DAN menggunakan teknologi TTL.

Pilihan 3 untuk latihan 6.Lukis litar elemen OR 4-input menggunakan teknologi TTL.

Latihan 7

Pilihan 1 untuk latihan 7.Lukis gambar rajah unsur 2I-OR-NOT menggunakan teknologi TTL.

Pilihan 2 untuk senaman 7.Lukis gambarajah unsur 2I-OR-NOT menggunakan teknologi CMOS.

Pilihan 3 untuk latihan 7.Lukis gambar rajah unsur 2DAN-ATAU-BUKAN menggunakan teknologi nMOS.

Latihan 8

Pilihan 1 untuk latihan 8.Lukiskan litar get NOR 3-input dengan penimbal 3-keadaan.

Pilihan 2 untuk senaman 8.Lukiskan litar get NAND 3-input dengan pengumpul terbuka.

Pilihan 3 untuk latihan 8.Lukiskan litar get OR 3-input dengan penimbal 3-keadaan.

Ciri generik utama TTL ialah penggunaan transistor bipolar, dan strukturnya hanya p-p-p. CMOS, seperti namanya, adalah berdasarkan transistor kesan medan dengan gerbang terlindung struktur MOS, dan pelengkap, iaitu, kedua-dua kekutuban - kedua-duanya dengan saluran w- dan /^-. Reka bentuk litar bagi elemen logik TTL dan CMOS asas ditunjukkan dalam Rajah. 15.1. Di Barat, mereka juga dipanggil injap - kita akan melihat bagaimana nama ini boleh dibenarkan pada akhir bab.

Kami telah melukis transistor TTL berbilang pemancar input dalam Bab I - ia boleh mempunyai seberapa banyak pemancar yang anda suka (dalam amalan, sehingga lapan), dan elemen itu kemudiannya akan mempunyai bilangan input yang sepadan. Jika mana-mana pemancar transistor VT1 dipendekkan ke tanah, maka transistor akan terbuka, dan transistor peralihan fasa VT2 (kita biasa dengan operasinya dari Rajah 6.8) akan ditutup. Sehubungan itu, transistor output VT3 akan dibuka dan VT4 akan ditutup, output akan menjadi tahap logik yang tinggi, atau satu tahap logik. Jika semua pemancar disambungkan kepada potensi tinggi (atau hanya "gantung" di udara), maka keadaan akan menjadi sebaliknya - VT2 akan dibuka dengan arus melalui persimpangan pengumpul asas VT1 (pensuisan transistor ini dipanggil " songsang"), dan output akan ditetapkan kepada sifar disebabkan oleh transistor terbuka VT4. Elemen TTL sedemikian akan melaksanakan fungsi "DAN-BUKAN" (sifar logik pada output hanya apabila semua input adalah satu).

TTL

Peringkat keluaran elemen TTL ialah sejenis peringkat kelas B (“tolak-tarik”) pelengkap, biasa kepada kita daripada penguat analog (lihat Rajah 8.2). Walau bagaimanapun, menghasilkan semula transistor pnp ternyata terlalu sukar untuk teknologi TTL, itulah sebabnya lata sedemikian juga dipanggil pseudo-complementary - transistor atas VT3 beroperasi dalam mod pengikut pemancar, dan yang lebih rendah beroperasi dalam litar pemancar biasa.

nasi. 15.1. Litar unsur TTL dan CMOS asas

Ngomong-ngomong, kami perhatikan bahawa disebabkan oleh ketiadaan transistor p-w-p, menghasilkan semula litar "ATAU" untuk teknologi TTL ternyata menjadi kacang yang sukar untuk dipecahkan, dan reka bentuk litarnya berbeza dengan ketara daripada yang ditunjukkan dalam Rajah. 15.1 rajah asas unsur “DAN-BUKAN”.

Nota di tepi

Pada zaman awal teknologi transistor, peringkat pseudo-pelengkap yang serupa dengan peringkat keluaran TTL telah digunakan - oh seram! - untuk meningkatkan bunyi. Pembinaan ini menimbulkan banyak percubaan untuk menyesuaikan elemen logik, yang, pada dasarnya, adalah penguat dengan keuntungan yang agak besar (beberapa puluh), untuk menguatkan isyarat analog. Tidak perlu dikatakan, hasilnya agak buruk, walaupun dengan elemen CMOS yang dibina lebih simetri.

Seperti yang dapat dilihat daripada rajah, elemen TTL adalah tidak simetri dengan ketara dalam kedua-dua input dan output. Pada input, voltan sifar logik sepatutnya hampir dengan tanah; apabila voltan pada pemancar adalah kira-kira 1.5 V (dengan bekalan TTL standard 5 V), transistor input sudah dimatikan. Lebih-lebih lagi, apabila menggunakan sifar, adalah perlu untuk memastikan penyingkiran arus pemancar asas yang agak ketara - kira-kira 1.6 mA untuk elemen standard, itulah sebabnya untuk elemen TTL bilangan maksimum elemen sedemikian yang disambungkan secara serentak kepada output sentiasa ditentukan (biasanya - tidak lebih daripada sedozen). Pada masa yang sama, yang logik mungkin tidak dibekalkan kepada input sama sekali. Dalam amalan, bagaimanapun, ia harus dibekalkan - mengikut peraturan, input TTL yang tidak digunakan mesti disambungkan ke bekalan kuasa melalui perintang 1 kOhm.

Perkara yang lebih teruk pada output: voltan sifar logik disediakan oleh transistor terbuka dan sememangnya agak hampir dengan sifar - walaupun dengan beban dalam bentuk sedozen input elemen lain yang serupa, ia tidak melebihi 0.5 V, dan piawaian untuk isyarat TTL menetapkan nilai tidak lebih daripada 0.8 V. Tetapi voltan unit logik agak jauh dari bekalan dan, dengan bekalan 5 V, dalam kes terbaik (tanpa beban) adalah dari 3.5 hingga 4 V, tetapi dalam praktiknya piawaian menetapkan nilai 2.4 V.

Pengimbangan persepuluh volt (voltan sifar 0.8 V, menukar voltan ambang daripada 1.2 kepada 2 V, voltan perpaduan 2.4 V) membawa kepada fakta bahawa semua litar mikro TTL boleh beroperasi dalam julat voltan bekalan yang agak sempit - hampir dari 4.5 hingga 5.5 V, banyak walaupun dari 4.75 hingga 5.25 V, iaitu 5 V ±5%. Voltan bekalan maksimum yang dibenarkan untuk siri TTL berbeza adalah dari 6 hingga 7 V, dan apabila melebihi ia biasanya terbakar dengan nyalaan yang jelas. Relatif yang rendah dan tidak simetri kepada ambang bekalan kuasa elemen juga membawa kepada imuniti bunyi yang lemah.

Kelemahan terbesar (dan lebih serius daripada yang lain) TTL ialah penggunaannya yang tinggi - sehingga 2.5 mA setiap elemen tersebut, ini tidak mengambil kira arus yang mengalir pada penggunaan input dan beban pada output. Oleh itu, seseorang perlu tertanya-tanya mengapa cip TTL yang mengandungi banyak elemen asas, seperti kaunter atau daftar, tidak memerlukan radiator penyejuk. Gabungan imuniti hingar rendah dengan penggunaan tinggi adalah campuran yang agak meletup, dan apabila memasang papan pendawaian dengan litar mikro TTL, anda perlu memasang kapasitor penyahgandingan pada setiap kes. Semua perkara di atas bersama-sama sudah lama memaksa kami untuk meninggalkan teknologi TTL sama sekali, tetapi sehingga suatu ketika mereka mempunyai satu kelebihan yang tidak dapat dinafikan: prestasi tinggi, yang untuk elemen asas dalam bentuk yang ditunjukkan dalam Rajah. 15.1, boleh mencapai puluhan megahertz.

Selepas itu, pembangunan TTL diteruskan sepanjang garis mengurangkan penggunaan dan menambah baik ciri elektrik, terutamanya melalui penggunaan apa yang dipanggil. Persimpangan Schottky, di mana penurunan voltan boleh menjadi 0.2-0.3 V dan bukannya 0.6-0.7 V biasa (teknologi TTLSh, yang ditetapkan oleh huruf S dalam nama siri, analog domestik ialah siri 531 dan 530). Teknologi asas, yang menjadi asas kepada siri 74, tersebar luas pada tahun 1960-an dan 70-an, tanpa huruf tambahan dalam sebutan (analog adalah siri domestik yang terkenal 155 dan 133), kini praktikalnya tidak digunakan. Cip TTL kini boleh dipilih daripada siri 74LSxx berkuasa rendah (siri 555 dan 533) atau siri 74Fxx berkelajuan tinggi (siri 1531). Lebih-lebih lagi, penggunaan yang terakhir hampir sama dengan penggunaan siri asas lama pada kelajuan yang lebih tinggi (sehingga 125 MHz), tetapi untuk yang pertama ia adalah sebaliknya - prestasi dikekalkan pada tahap asas, tetapi penggunaan kuasa dikurangkan sebanyak tiga hingga empat kali.

CMOS

Elemen CMOS lebih dekat dengan idea tentang elemen logik yang ideal. Sebagai permulaan, seperti yang dapat dilihat dari Rajah. 15.1, ia boleh dikatakan simetri, baik dalam input dan output. Transistor kesan medan terbuka pada output (sama ada /?-jenis untuk yang logik, atau -jenis untuk sifar logik) sebenarnya, seperti yang kita tahu.

hanya rintangan, yang untuk elemen CMOS konvensional boleh berkisar antara 100 hingga 300 Ohms (dengan CMOS "konvensional" atau "klasik" yang kami maksudkan di sini adalah siri 4000A atau 4000V, lihat di bawah). Untuk simetri tambahan, dua penyongsang yang serupa dengan yang ditunjukkan dalam Rajah. biasanya diletakkan secara bersiri pada output. 15.1 di sebelah kanan (adakah sayang, mungkin, untuk transistor jika penggunaan tidak meningkat?). Oleh itu, output tidak dipengaruhi oleh fakta bahawa di lengan bawah untuk litar "DAN-NOT" terdapat dua transistor sedemikian secara bersiri.

Untuk litar "ATAU", transistor tersebut akan berada di lengan atas - ia simetri sepenuhnya dengan litar "DAN", yang juga merupakan tambahan teknologi CMOS berbanding TTL. Sila ambil perhatian juga bahawa peringkat output penyongsang tidak dibina mengikut litar peringkat "tolak-tarik", iaitu, ini bukan pengikut voltan aliran, tetapi transistor dalam litar dengan sumber biasa, disambungkan oleh longkang, yang membolehkan anda untuk mendapatkan keuntungan voltan tambahan.

Dalam amalan, ciri reka bentuk elemen membawa kepada fakta bahawa dalam litar mikro CMOS:

Pada output yang tidak dimuatkan, logik satu voltan hampir sama dengan voltan bekalan, dan voltan sifar logik hampir sama dengan potensi tanah;

Ambang pensuisan adalah hampir separuh voltan bekalan;

Input hampir tidak menggunakan arus, kerana ia adalah pintu terpencil transistor MOS;

Dalam mod statik, keseluruhan elemen juga tidak menggunakan arus daripada bekalan kuasa.

Dari kedudukan terakhir, ia menunjukkan bahawa litar dengan sebarang tahap kerumitan, dibina menggunakan elemen CMOS, dalam keadaan "beku" dan walaupun pada frekuensi operasi yang rendah, tidak melebihi sedozen atau dua kilohertz, hampir tidak menggunakan tenaga! Dari sini adalah jelas bagaimana helah seperti jam tangan, yang boleh berjalan pada bateri kecil selama bertahun-tahun, atau mod tidur mikropengawal, di mana mereka menggunakan dari 1 hingga 50 μA untuk semua puluhan ribu elemen logik yang membentuknya, menjadi mungkin.

Satu lagi akibat daripada ciri di atas ialah imuniti bunyi yang luar biasa, mencapai separuh voltan bekalan. Tetapi itu bukan semua faedahnya. Litar mikro CMOS siri "klasik" boleh beroperasi dalam julat voltan bekalan dari 2 hingga 18 V, dan yang berkelajuan tinggi moden - dari 2 hingga 7 V. Satu-satunya perkara yang berlaku dalam kes ini ialah

Apabila bekalan kuasa jatuh dengan agak mendadak, prestasi menurun dan beberapa ciri lain merosot.

Di samping itu, transistor keluaran CMOS, seperti mana-mana transistor kesan medan lain, beroperasi sebagai sumber semasa apabila terbeban (contohnya, dalam mod litar pintas) - pada voltan bekalan 15 V arus ini akan menjadi kira-kira 30 mA, pada 5 V - kira-kira 5 mA. Lebih-lebih lagi, ini, pada dasarnya, boleh menjadi mod operasi jangka panjang unsur-unsur tersebut; satu-satunya perkara yang perlu diperiksa ialah sama ada nilai jumlah arus yang dibenarkan melalui output kuasa, yang biasanya kira-kira 50 mA, tidak melebihi. Iaitu, anda mungkin perlu mengehadkan bilangan output secara serentak disambungkan kepada beban impedans rendah. Sememangnya, tidak ada perbincangan mengenai tahap logik dalam mod ini, hanya mengenai arus masuk atau keluar.

Dan di sini kita sampai kepada kelemahan utama teknologi CMOS "klasik" - prestasi rendah berbanding TTL. Ini disebabkan oleh fakta bahawa pintu terlindung transistor MOS adalah kapasitor dengan kapasitansi yang agak besar - dalam elemen asas sehingga 10-15 pF. Bersama-sama dengan impedans rintangan keluaran litar sebelumnya, kapasitor sedemikian membentuk penapis lulus rendah. Biasanya, bukan sahaja sifat frekuensi dipertimbangkan, tetapi masa kelewatan perambatan isyarat kepada satu elemen logik. Kelewatan berlaku disebabkan oleh fakta bahawa bahagian hadapan isyarat tidak menegak sepenuhnya, tetapi cenderung, dan voltan keluaran hanya akan mula meningkat (atau menurun) apabila voltan masukan mencapai nilai yang ketara (idealnya, separuh voltan bekalan) . Masa tunda boleh mencapai 200-250 ns dalam siri CMOS awal (bandingkan - siri TTL asas hanya mempunyai 7.5 ns). Dalam amalan, dengan voltan bekalan 5 V, kekerapan operasi maksimum CMOS "klasik" tidak melebihi 1-3 MHz; cuba bina penjana isyarat segi empat tepat menggunakan elemen logik menggunakan mana-mana litar yang akan dibincangkan dalam Bab 16 , dan anda akan melihat bahawa sudah pada frekuensi 1 MHz bentuk gelombang akan menyerupai gelombang sinus dan bukannya segi empat tepat.

Satu lagi akibat daripada kehadiran kapasiti input yang tinggi ialah apabila menukar, nadi semasa kelihatan mengecas semula kapasiti ini, iaitu, semakin tinggi frekuensi operasi, semakin banyak litar mikro menggunakan, dan dipercayai bahawa pada frekuensi operasi maksimum penggunaannya. boleh dibandingkan dengan TTL (sekurang-kurangnya , siri TTL 74LS). Perkara ini diburukkan lagi oleh fakta bahawa, disebabkan oleh bahagian hadapan nadi yang berpanjangan, unsur itu kekal dalam keadaan aktif untuk masa yang agak lama apabila kedua-dua transistor keluaran terbuka sedikit (iaitu, kesan yang dipanggil "melalui arus" berlaku) .

Pemanjangan bahagian hadapan yang sama ini digabungkan dengan input bergalangan tinggi membawa kepada penurunan imuniti hingar apabila menukar - jika gangguan frekuensi tinggi "duduk" di hadapan isyarat, ini boleh membawa kepada penukaran berbilang output, seperti kes dengan pembanding (lihat Bab 13). Atas sebab ini, spesifikasi untuk litar mikro selalunya menunjukkan tempoh maksimum yang dikehendaki bagi tepi isyarat kawalan.

Walau bagaimanapun, dalam CMOS moden, berbeza dengan yang "klasik", kebanyakan kelemahan yang berkaitan dengan prestasi rendah telah diatasi (walaupun dengan mengurangkan julat bekalan kuasa yang dibenarkan). Butiran lanjut tentang siri CMOS diterangkan di bawah, tetapi buat masa ini beberapa perkataan lagi tentang ciri litar mikro ini.

Input elemen CMOS yang tidak digunakan mesti disambungkan ke suatu tempat - sama ada ke tanah atau kuasa (tiada perintang diperlukan, kerana input tidak menggunakan arus), atau digabungkan dengan input bersebelahan - jika tidak, gangguan pada input impedans tinggi sedemikian akan mengganggu sepenuhnya operasi litar. Selain itu, untuk mengurangkan penggunaan, ini juga harus dilakukan berhubung dengan unsur-unsur yang tidak digunakan dalam kes yang sama (tetapi tidak kepada semua terminal yang tidak digunakan, sudah tentu). Input CMOS "telanjang", kerana rintangannya yang tinggi, juga boleh menjadi punca peningkatan "kematian" cip apabila terdedah kepada elektrik statik, tetapi dalam praktiknya, input sentiasa terpesong dengan diod, seperti yang ditunjukkan dalam Rajah. 11.4. Arus yang dibenarkan melalui diod ini juga dinyatakan dalam spesifikasi.

Untuk mereka bentuk IC digital, sebagai tambahan kepada transistor pnp dan pnp bipolar, transistor kesan medan unipolar dan saluran juga digunakan (Rajah 5.17a), yang dipanggil transistor MOS (MOS - Metal-Oxide-Semiconduktor - metal-oxide-semiconductor ). Secara umum, transistor kesan medan mempunyai empat elektrod: sumber S (Sumber), longkang D (Longkang), get G (Gate) dan substrat SS (Substrat). Terminal get dalam imej FET dianjak lebih dekat ke terminal sumber. Imej saluran dengan garis putus-putus yang diperkaya melambangkan ketiadaan pengaliran antara longkang dan punca pada voltan sumber get sifar. Dalam Rajah. 5.17, dan simbol “+” dan “-” menunjukkan kekutuban voltan pada elektrod untuk operasi normal transistor kesan medan. Substrat biasanya disambungkan ke sumber atau ke salah satu kutub bekalan kuasa.

Dalam Rajah. 5.17.6 menunjukkan litar untuk menyambungkan sepasang transistor pelengkap (transistor dengan pelbagai jenis saluran), iaitu suis elektronik - penyongsang (LE NOT). Satu ciri suis ini ialah ketiadaan arus melalui transistor dalam keadaan statik, kerana pada sebarang nilai isyarat input salah satu transistor bersambung siri ditutup. Suis menggunakan arus hanya apabila ia dihidupkan semasa selang masa semasa isyarat input berubah. Pada selang ini kedua-dua transistor

terbuka, kerana isyarat input mempunyai nilai membawa kepada perbezaan voltan antara pintu dan sumber transistor saluran, jauh berbeza daripada sifar. Arus terbesar mengalir pada

Transistor kesan medan memungkinkan untuk membina bukan sahaja digital, tetapi juga suis analog untuk menukar isyarat analog bipolar, yang tidak boleh dilakukan dengan transistor bipolar. Dalam Rajah. 5.17,c menunjukkan elemen utama suis analog sedemikian (sebaliknya potensi tanah untuk menukar isyarat bipolar, voltan negatif harus digunakan. Pada nilai, kedua-dua transistor ditutup (rintangan kunci persendirian adalah berputar; kuncinya ialah terbuka, dan apabila salah satu transistor terbuka, bergantung kepada kekutuban voltan masukan yang ditukar.Dalam setiap kes, rintangan antara kutub suis berjulat dari unit hingga ratusan Ohm, bergantung pada jenis (rintangan bagi suis terbuka). Semakin kecil pergantungan voltan isyarat yang ditukar, semakin tinggi kelinearan kekunci. Apabila mereka bentuk suis analog, langkah diambil untuk meningkatkan kelinearannya. Input dan output suis analog tidak dapat dibezakan - input akan menjadi kutub suis yang digunakan isyarat suis.

Tiga teknologi utama untuk pembuatan IC transistor kesan medan telah dibangunkan:

teknologi MOS (teknologi n-MOS),

teknologi MOS teknologi p-MOS),

Teknologi CMOS Teknologi CMOS; CMOS - MOS pelengkap).

Semua teknologi ini sentiasa dipertingkatkan untuk meningkatkan kelajuan dan tahap penyepaduan elemen pada cip. Sehingga kini, beberapa dozen daripada teknologi ini telah dibangunkan.

Reka bentuk litar IC CMOS. Siri IC CMOS pertama telah dibangunkan oleh syarikat pada tahun 1968, kemudian satu siri dikeluarkan, yang kemudiannya digantikan dengan siri dengan ciri-ciri yang lebih baik. Siri IC ini dihasilkan oleh banyak syarikat asing, contohnya, siri Siri siri, dll. Umum

Kelemahan IC semua siri ini adalah kelajuan rendahnya (masa tunda isyarat mencapai ratusan milisaat) dan nilai arus keluaran yang rendah.

Pada tahun 1981, Motorola dan National Semiconductor membangunkan IC siri yang hampir dalam parameter fizikal dengan siri Khususnya, prestasi siri CMOS dan TTL ini adalah sama (purata masa tunda gerbang tidak). Prestasi yang lebih hebat telah dicapai dalam siri CMOS yang dibangunkan pada tahun 1985 oleh Texas Instruments Inc. (). Sifat positif kedua-dua IC TTL dan IC CMOS telah dilaksanakan oleh syarikat dalam IC siri VST (1987), yang dihasilkan menggunakan teknologi BiCMOS, teknologi dengan penempatan transistor bipolar dan CMOS pada cip yang sama dengan tahap isyarat IC input dan output serasi dengan tahap TTL-).

Dalam jadual 5.9 menunjukkan surat-menyurat antara siri IC CMOS domestik dan asing. Voltan bekalan IC CMOS boleh diubah dalam had yang luas - lebih tinggi voltan bekalan, lebih cepat IC akan beroperasi. Dari segi fungsi yang dilakukan dan (atau) penomboran pin, IC siri 4000 kebanyakannya berbeza daripada IC TTL dengan tujuan fungsi yang serupa. Julat kefungsian siri IC termasuk sebahagian daripada IC bagi kedua-dua siri TTL 54/74 dan siri CMOS dengan nombor yang sama dalam semua siri ini mempunyai tujuan fungsian dan penomboran pin yang sama).

Dalam Rajah. 5.18, a menunjukkan litar perlindungan diod bagi input dan output LE daripada voltan elektrostatik untuk siri IC a dalam Rajah. 5.18.6 - untuk siri IC Semua IC digital mempunyai perlindungan input dan output sedemikian, kecuali penukar aras voltan yang menggunakan versi perlindungan input yang berbeza (Gamb. 5.19). Dengan versi pertama perlindungan input, paras isyarat input tidak boleh melebihi voltan bekalan disebabkan oleh pembukaan diod yang disambungkan antara input dan kutub. Dengan pilihan perlindungan kedua, paras isyarat input boleh menjadi beberapa kali lebih tinggi daripada nilai tanpa merosakkan IC (voltan berlebihan dipadamkan oleh perintang). Dalam kes ini, IC bertindak sebagai penukar langkah turun logik 1. Litar input juga menyediakan perlindungan terhadap voltan masukan negatif. DALAM

(lihat imbasan)

Dalam yang berikut, litar perlindungan input dan output, sebagai peraturan, tidak akan ditunjukkan.

Perbezaan antara siri (Rajah 5.19,a) dan (Rajah 5.19,6) ialah kehadiran penimbal tambahan pada output IC yang terakhir untuk memisahkan IC daripada persekitaran luaran. Daripada siri itu, siri dengan output tidak terbuffer sedang dihasilkan, yang mempunyai parameter elektrik yang serupa (UB - Tidak Tertimbal, B - Tertimbal). Kehadiran penampan keluaran tambahan dalam siri CD40005 membawa kepada peningkatan dalam kelewatan isyarat dalam LE, tetapi meningkatkan ciri pensuisan. Ciri-ciri perbandingan siri ini diberikan dalam jadual. 5.10.

Jadual 5.10. (lihat imbasan) Parameter IC siri CD4000B dan CD4000UB

Pelaksanaan suis analog ditunjukkan dalam Rajah. 5.20. Apabila nilai isyarat ialah OE = 1 (OE - Output Enable), kekunci dibuka dan apabila ia ditutup. Dalam keadaan tertutup, suis dicirikan oleh impedans keluaran yang tinggi dan adalah kebiasaan untuk mengatakan bahawa output berada dalam keadaan Z. Sebaliknya

potensi tanah, anda boleh menggunakan voltan negatif, tetapi syaratnya mesti dipenuhi

Litar dua input ditunjukkan dalam Rajah. 5.21. Peringkat keluaran pada dua transistor pelengkap ialah peringkat penimbal, kerana ia mengasingkan semua sambungan dalaman daripada keluaran LE. Perbezaan antara siri tidak terbuffer dan terbuffer jelas kelihatan dari Rajah. 5.22, di mana ia dipersembahkan yang melaksanakan fungsi yang sama. Satu lagi reka bentuk litar LE 2I-NE ditunjukkan dalam Rajah. 5.23.

Set universal elemen, yang terdiri daripada dua pasangan pelengkap transistor MOS dan penyongsang, dilaksanakan dalam (Rajah 5.24). Kit ini membolehkan pengguna menggunakan sambungan pin IC luaran untuk mendapatkan suis analog dan

suis dua saluran analog (Rajah 5.25) - pin 2 dan 9 disambungkan; 4 dan 11; 3 dan 6; 8, 10 dan 13; 1, 5 dan 12;

tiga penyongsang - sambungkan pin 2, 11 dan 14; 4, 7 dan 9; 8 dan 13 (output BUKAN dengan input 6); 1 dan 5 (output BUKAN dengan input 3); 10 - input output BUKAN;

3OR-NOT - sambungkan pin 4, 7 dan 9; dan 11; 5, 8 dan 12 (output LE dengan input 3, 6 dan 10);

3I-NOT - sambungkan pin 2, 11 dan 14; 4 dan 8; 5 dan 9; 1, 12 dan 13 (output LE dengan input 3, 6 dan 10);

LE, yang melaksanakan fungsi menyambungkan pin 2 dan 14; 4, 8 dan 9; 1 dan 11; 5, 12 dan 13 (output

LE, yang melaksanakan fungsi menyambungkan pin 2 dan 14; 7 dan 9; 4 dan 8; 1, 11 dan 13; 5 dan 12 (output ;

penyongsang dengan keluaran keadaan Z menjalankan fungsi

Pada dan keadaan Z-output pada pin sambung 8, 11 dan 13;

Berbanding dengan IC TTL, kelebihan IC CMOS siri 4000 (siri 561 dan 1561) berikut perlu diberi perhatian:

penggunaan kuasa rendah dalam julat frekuensi sehingga (dalam mod statik, penggunaan kuasa adalah setiap injap);

julat voltan bekalan yang besar, anda boleh menggunakan bekalan kuasa yang tidak stabil; impedans masukan yang sangat tinggi (kapasiti beban tinggi pada frekuensi sehingga

pergantungan rendah ciri pada suhu. Kelemahan IC CMOS siri 4000 (siri 561 dan 1561) termasuk:

rintangan keluaran meningkat (0.5 ... 1 kOhm); pengaruh besar kemuatan beban dan voltan bekalan pada masa tunda, tempoh tepi dan penggunaan kuasa;

masa tunda yang panjang dan tempoh hadapan; julat luas semua parameter.

Graf pelesapan kuasa berbanding kekerapan untuk IC CMOS dan TTL bersilang pada beberapa frekuensi, kerana kuasa dinamik IC TTL bergantung sangat sedikit pada frekuensi pensuisan. Pada frekuensi maksimum yang dibenarkan, penggunaan kuasa IC CMOS adalah dalam susunan yang sama seperti IC TTL.

Dalam mod statik (tanpa beban lampau), tahap isyarat output IC CMOS berbeza dengan ketara daripada tahap IC CMOS, berbeza dengan nilai biasa. Keperluan untuk tahap isyarat input juga berbeza dengan ketara: untuk IC CMOS, tidak seperti ,2 V untuk TTL BC. Ini menyebabkan kesukaran tertentu apabila menggunakan TTL dan tahap dalam satu peranti.

Kaedah untuk menyelaraskan tahap akan dibincangkan dalam § 5.6.

Siri ini menghasilkan dua jenis IC CMOS: siri yang tidak dipadankan dengan input dengan IC TTL dan siri yang dipadankan dengan input dengan IC TTL (yang tidak memerlukan penukaran tahap tambahan). Siri ini berbeza dalam pelaksanaan litar input dan output IC, ditunjukkan dalam Rajah. 5.26, dan untuk siri IC dalam Rajah. 5.26, b - untuk siri IC dalam Rajah. 5.27 - untuk siri IC dan dalam Rajah. 5.28 - untuk siri IC Ambang pensuisan untuk siri IC adalah antara , dan untuk siri IC ambang pensuisan adalah sama dengan keperluan untuk tahap isyarat input yang ditentukan oleh ketaksamaan

Kekebalan bunyi bagi siri IC diberikan dalam Jadual. 5.11, dari mana ia boleh dilihat bahawa ia adalah jauh lebih tinggi daripada siri TTL (lihat Jadual 5.5). Nilai mengehadkan parameter IC siri ini ditunjukkan dalam jadual. 5.12, dan syarat operasi yang disyorkan

(lihat imbasan)

Dalam jadual 5.13.

Litar bersepadu siri CMOS, mempunyai nombor yang sama (untuk IC asing) atau sebutan alfanumerik yang sama (untuk IC domestik, secara berasingan ke dalam kumpulan siri 176/561/564/1561 dan 1564/1554), melaksanakan fungsi yang sama dan bertepatan dalam susun atur pin luaran. Pada masa hadapan, dalam lukisan untuk IC siri CMOS, nama IC hanya satu siri tertentu akan ditunjukkan, walaupun IC yang serupa mungkin terdapat dalam siri lain.

nasi. 5.29 (lihat imbasan)

Dalam Rajah. 5.29 mempersembahkan LE AND-NOT, AND, NOT, OR-NOT dan jumlah modulo dua, yang dihasilkan oleh industri domestik. Simbol grafik menunjukkan bilangan analog IC asing. Unsur logik siri 176 ditunjukkan dalam Rajah. 5.30. Aplikasi ini dibincangkan di atas apabila menerangkan analog asingnya: pasangan transistor pelengkap, G - get, longkang p-channel dan transistor n-channel, SP dan SN - sumber

(klik untuk melihat imbasan)

transistor saluran p dan saluran n). LE asing, yang pada masa ini tidak mempunyai analog domestik, ditunjukkan dalam Rajah. 5.31 dan 5.32.

nasi. 5.32 (lihat imbasan)

Parameter IC siri CMOS diberikan dalam Jadual. , dan dalam jadual. A2.3 - parameter IC siri 4000, yang harus diambil kira terutamanya apabila mereka bentuk peranti digital dan mikropemproses. Parameter siri IC domestik 176, 561 dan 1561 boleh didapati dalam buku rujukan, dan siri IC 1554 - in. Bahan rujukan berguna pada IC siri CMOS boleh didapati di.

Litar bersepadu siri 54.AC11000/74.AC11000.

Untuk mengurangkan tahap hingar dalam IC CMOS berkelajuan tinggi yang berlaku apabila menukar LE, adalah lebih baik untuk menggunakan lokasi pusat pin kuasa dihidupkan.

cip, dan output IC hendaklah terletak di sebelah tempat pin kuasa biasa (GND) terletak. Syarikat itu telah mengeluarkan satu siri di mana nombor DAN menunjukkan lokasi pusat pin kuasa IC, dan nombor menunjukkan nombor siri IC, seperti dalam siri lain. Dalam Rajah. 5.33 menunjukkan LE bagi siri ini.

Litar bersepadu siri SN54BCT/SN74BCT.

Seperti yang dinyatakan di atas, IC siri ini dihasilkan menggunakan teknologi BiMOS. Litar input IC dibuat mengikut litar yang ditunjukkan dalam Rajah. 5.34a, yang menjadikan input IC ini serasi dengan tahap isyarat input TTL.

Sistem mikropemproses menggunakan sejumlah besar pemandu bas dan transceiver, dan pada bila-bila masa transceiver atau pemandu hanya satu peranti luaran berada dalam keadaan aktif, dan selebihnya berada dalam keadaan Z. Pemacu dan transceiver, yang dilaksanakan menggunakan teknologi TTL, menggunakan arus dalam keadaan Z bagi output dalam susunan yang sama seperti dalam keadaan aktif output, walaupun mereka tidak melaksanakan kebanyakan kerja berguna.

Matlamat utama membangunkan IC BiMOS adalah untuk mengurangkan secara mendadak penggunaan semasa dalam keadaan Z output IC yang bertujuan untuk reka bentuk peranti luaran sistem mikropemproses. Dalam Rajah. menunjukkan litar - keadaan output, dibuat menggunakan teknologi BiMOS, litar input ditunjukkan dalam Rajah. 5.34,a).

Input IC yang tidak digunakan.

Apabila mereka bentuk peranti digital pada IC, tidak semua inputnya boleh digunakan. Berdasarkan logik pengendalian peranti yang sedang dibangunkan, sama ada tahap logik 0 atau tahap 1 harus digunakan pada input ini. Tahap logik 0 dalam kedua-dua IC TTL dan CMOS dibekalkan dengan menyambungkan input yang tidak digunakan kepada kes. Tahap logik 1 dibekalkan kepada input yang tidak digunakan dengan menyambungkannya kepada voltan bekalan sumber (TTL IC) atau (CMOS IC), walau bagaimanapun, input bagi IC TTL siri 54/74, yang menggunakan transistor berbilang pemancar, disyorkan untuk disambungkan kepada sumber kuasa melalui perintang pengehad arus untuk melindungi daripada lonjakan voltan yang berlaku, contohnya, apabila kuasa dihidupkan.

CMOS (struktur logam-oksida-semikonduktor pelengkap) ialah teknologi untuk membina litar elektronik. Dalam kes yang lebih umum - CMDC (dengan struktur logam-penebat-semikonduktor). Ciri tersendiri litar CMOS berbanding dengan teknologi bipolar (TTL, ESL, dsb.) ialah penggunaan kuasa yang sangat rendah dalam mod statik (dalam kebanyakan kes, boleh diandaikan bahawa tenaga hanya digunakan semasa penukaran keadaan. )

Sebilangan besar cip logik moden, termasuk pemproses, menggunakan litar CMOS. Teknologi CMOS menggunakan transistor kesan medan get terlindung dengan saluran kekonduksian yang berbeza.

Dalam peranti berdasarkan cip CMOS, langkah anti lantunan yang diketahui daripada pengalaman dengan cip TTL agak terpakai, contohnya, menghidupkan pencetus statik pada dua elemen NAND atau NOR. Walau bagaimanapun, impedans input yang sangat tinggi bagi cip CMOS (mengikut susunan ratusan dan ribuan megaohm) dan impedans keluaran yang agak tinggi (beratus-ratus ohm hingga satu kiloohm) memungkinkan untuk memudahkan litar nyahlantun dengan menghapuskan perintang. Varian litar ialah peranti yang dipasang menggunakan hanya satu elemen logik bukan penyongsangan.

Di sini beberapa perkataan harus dikatakan tentang elemen logik bukan penyongsangan siri CMOS. Kebanyakan elemen logik dalam siri ini adalah songsang. Seperti yang dinyatakan di atas, litar mikro yang mengandungi huruf "PU" dalam sebutannya berfungsi untuk memadankan litar mikro CMOS dengan litar mikro TTL. Atas sebab ini, arus keluarannya, apabila voltan bekalan digunakan pada outputnya atau output disambungkan ke wayar biasa dalam peranti mengikut litar, boleh mencapai berpuluh-puluh miliamp, yang menjejaskan kebolehpercayaan peranti secara negatif dan boleh berfungsi. sebagai sumber gangguan yang kuat. Impedans input tinggi litar mikro CMOS membolehkan, dalam beberapa kes, melakukan tanpa unsur aktif untuk nyahlantun sama sekali.

Siri yang paling menjanjikan adalah yang dibuat pada transistor MOS pelengkap (CMOS) (K176, K564, dll.). Mereka tidak mempunyai perintang beban, dan transistor MOS dengan kekonduksian elektrik yang berbeza bagi saluran bertindak sebagai suis. Apabila voltan pintu lebih besar daripada ambang, untuk transistor dengan saluran jenis tertentu, transistor yang sepadan dibuka dan yang lain dikunci. Pada nilai lain yang lebih besar daripada nilai ambang untuk transistor dengan kekonduksian elektrik jenis bertentangan, transistor yang tidak berkunci dan berkunci bertukar tempat. Struktur sedemikian beroperasi dengan jayanya apabila voltan bekalan kuasa berbeza-beza dalam julat yang luas (dari 3 hingga 15 V), yang tidak boleh dicapai untuk elemen logik yang termasuk perintang. Dalam mod statik, dengan rintangan beban yang tinggi, elemen logik CMOS hampir tidak menggunakan kuasa.

Ia juga dicirikan oleh: kestabilan tahap isyarat input dan perbezaan kecilnya daripada voltan sumber kuasa; rintangan input tinggi dan output rendah; imuniti bunyi yang baik; kemudahan penyelarasan dengan litar mikro siri lain.

Gerbang logik CMOS melaksanakan fungsi 3 NAND. Ia menggunakan transistor saluran teraruh. Transistor VT1-VT3 mempunyai saluran jenis dan terbuka apabila voltan get hampir kepada sifar. Transistor mempunyai saluran jenis dan terbuka pada voltan get lebih besar daripada nilai ambang.

Apabila terdapat isyarat masukan sifar sekurang-kurangnya satu daripada input unsur logik, salah satu transistor terbuka dan voltan keluaran adalah sama dengan E. Dan hanya jika terdapat isyarat logik pada semua input (biasanya sama dengan E), semua transistor VT1 ditutup dan transistor dihidupkan peringkat terbuka. Voltan keluaran adalah sama dengan potensi bas biasa (logik 0). Oleh itu, gabungan sambungan bertingkat transistor dengan saluran yang mempunyai satu jenis kekonduksian elektrik dan sambungan selari transistor dengan saluran jenis kekonduksian elektrik yang berbeza memungkinkan untuk melaksanakan fungsi NAND.

Jika kumpulan transistor bertingkat dan bersambung selari ditukar, maka elemen yang melaksanakan fungsi itu akan direalisasikan. Ia berfungsi sama dengan yang sebelumnya. Transistor terbuka jika gerbangnya logik 1, dan dikunci apabila isyarat input adalah logik 0.

Daripada litar yang dipertimbangkan adalah jelas bahawa dalam mod statik salah satu transistor yang disambungkan secara bersiri sentiasa ditutup, dan yang lain terbuka. Oleh kerana transistor tertutup mempunyai rintangan yang tinggi, arus dalam litar hanya ditentukan oleh nilai arus bocor yang kecil dan litar mikro secara praktikal tidak menggunakan kuasa elektrik.

Litar biasanya digunakan sebagai penyongsang asas yang dipasang pada input LE. Untuk mengelakkan pecahan filem oksida di bawah pintu transistor MOS, litar penyongsang biasanya ditambah dengan diod yang melaksanakan fungsi perlindungan. Pemalar masa komponen ini adalah kira-kira 10 ns. Oleh itu, pengenalan mereka tidak banyak mengubah ciri dinamik unsur logik. Apabila voltan statik satu kekutuban atau yang lain memasuki litar input, diod yang sepadan membuka dan litar pintas sumber cas statik ke litar bekalan kuasa. Perintang, yang, bersama-sama dengan kapasitansi penghalang diod, membentuk litar penyepaduan, mengurangkan kadar peningkatan voltan di pintu masuk ke nilai di mana diod VD2, VD3 mempunyai masa untuk dibuka.

Jika punca voltan mempunyai rintangan dalaman yang rendah, maka arus hadapan yang besar akan mengalir melalui diod. Oleh itu, apabila menghidupkan peralatan dengan elemen logik sedemikian, voltan bekalan mesti dibekalkan sebelum isyarat input, dan apabila mematikan, sebaliknya. Dalam kes di mana beberapa pengurangan dalam prestasi boleh diterima, perintang boleh dimasukkan ke dalam litar input untuk mengehadkan tahap arus input.

Dalam beberapa litar mikro, untuk meningkatkan kecuraman fungsi pemindahan dan meningkatkan kapasiti beban, satu atau dua penyongsang tambahan disambungkan kepada output penyongsang unsur logik. Transistor penyongsang tambahan telah meningkatkan kuasa. Disebabkan oleh mereka, rintangan saluran transistor keluaran terbuka penyongsang dikurangkan dari kOhm ke kOhm. Nilai rintangan keluaran ini memungkinkan untuk tidak memasukkan perintang pengehad arus ke dalam litar keluaran untuk melindungi daripada litar pintas pada keluaran.

Dalam elemen logik CMOS, elemen dengan tiga keadaan stabil sangat mudah dilaksanakan. Untuk melakukan ini, dua transistor pelengkap yang dikawal oleh isyarat songsang disambungkan secara bersiri dengan transistor penyongsang. Jika transistor ditutup apabila isyarat digunakan, maka rintangan keluaran penyongsang adalah tinggi (penyongsang berada dalam keadaan galangan tinggi ketiga).

Keadaan ketiga terdapat dalam litar mikro individu, contohnya, dalam unsur logik jenis, serta dalam unit fungsi kompleks siri CMOS.

Memadankan elemen logik TTL dengan elemen logik CMOS boleh dilakukan dalam beberapa cara:

1) kuasa elemen logik CMOS dengan voltan rendah, di mana isyarat elemen logik TTL menukar transistor unsur logik CMOS;

2) gunakan elemen logik TTL dengan pengumpul terbuka, litar keluarannya termasuk perintang yang disambungkan ke sumber voltan tambahan;

3) gunakan litar mikro penukar aras apabila memadankan siri CMOS dengan siri TTL dan apabila memadankan siri TTL dengan siri CMOS).

Sekiranya perlu untuk meningkatkan kuasa keluaran, sambungan selari beberapa litar mikro dibenarkan. Untuk menyekat gangguan dalam litar kuasa, kapasitor elektrolitik dengan kapasitans dan kapasitor seramik selari dengan kapasitans setiap kes disambungkan antara bas kuasa. Yang terakhir disambungkan terus ke output litar mikro. Kapasiti beban biasanya tidak boleh melebihi. Jika kapasitansi beban lebih besar, perintang tambahan dipasang secara bersiri dengan output, mengehadkan arus lebihan casnya. Jika terdapat lonjakan voltan dalam isyarat input, perintang pengehad dengan nilai nominal sehingga 10 kOhm boleh disambung secara bersiri dengan input LE. Input LE yang tidak digunakan mesti disambungkan ke bas bekalan kuasa atau disambung selari dengan input yang disambungkan. Jika tidak, kerosakan dielektrik di bawah pintu dan kerosakan akibat pengaruh kuat gangguan adalah mungkin.

Litar pintas terminal keluaran litar mikro dibenarkan pada voltan bekalan rendah.

Semasa penyimpanan dan pemasangan, berhati-hati dengan elektrik statik. Oleh itu, semasa penyimpanan, terminal disambungkan secara elektrik antara satu sama lain. Pemasangan mereka dilakukan dengan voltan bekalan dimatikan, dan penggunaan gelang adalah wajib, dengan bantuan badan juruelektrik disambungkan ke tanah.

Elemen logik siri CMOS digunakan secara meluas dalam pembinaan peranti digital kos rendah yang berkelajuan rendah dan sederhana. Pada masa hadapan, apabila teknologi pembuatan mereka bertambah baik, mereka boleh bersaing dengan elemen logik TTL apabila mencipta peranti berkelajuan tinggi.

Biasanya, apabila mereka bentuk probe dan penentukur, penjana nadi pendek digunakan untuk menghasilkan isyarat dengan spektrum yang luas dan seragam. Isyarat sedemikian membolehkan anda menyemak lata peralatan radio dengan cepat, kedua-dua frekuensi rendah (LF) dan frekuensi tinggi (HF). Lebih-lebih lagi, lebih pendek tempoh nadi, lebih baik - spektrum lebih luas dan lebih seragam.

Sebagai peraturan, penjana sedemikian terdiri daripada dua komponen utama: penjana nadi segi empat tepat itu sendiri dan pembentuk nadi pendek. Sementara itu, anda boleh melakukannya tanpa pemandu khas, kerana ia sudah ada dalam elemen logik litar mikro struktur CMOS.

Mari lihat gambar rajah

Rajah 4 - Penjana RC

Rajah 4 menunjukkan penjana RC yang terkenal, beroperasi dalam kes ini pada frekuensi kira-kira 1000 Hz (ia bergantung pada penarafan bahagian R1, C1). Isyarat segi empat tepat frekuensi rendah dibekalkan daripada output elemen DD1.2 (pin 4) melalui rantai R2C3 ke perintang pembolehubah R4 - ia lancar mengawal amplitud isyarat yang dibekalkan kepada unit yang diuji.

Output isyarat frekuensi tinggi (denyut pendek) dibuat agak luar biasa - isyarat dikeluarkan dari perintang pembolehubah R3, disambungkan ke litar kuasa litar mikro. Dengan menggerakkan peluncur perintang ini, tahap isyarat frekuensi tinggi keluaran diselaraskan dengan lancar.

Mari kita pertimbangkan prinsip operasi pemacu sedemikian menggunakan gambar rajah ringkas unsur logik struktur CMOS yang ditunjukkan dalam Rajah 5.

Rajah 5 - Gambar rajah ringkas bagi struktur get CMOS

Asasnya ialah dua transistor kesan medan yang disambungkan secara bersiri dengan pintu bertebat dan jenis kekonduksian saluran yang berbeza. Jika perintang R1 disambungkan secara bersiri dengan transistor, dan denyutan segi empat tepat U1 digunakan pada input unsur, perkara berikut akan berlaku (Rajah 3). Disebabkan oleh hakikat bahawa tempoh hadapan nadi tidak boleh menjadi sangat kecil, serta disebabkan oleh inersia transistor, pada masa hadapan bertindak, satu saat akan tiba apabila kedua-dua transistor akan berada dalam keadaan terbuka. Arus yang dipanggil melalui akan mengalir melalui mereka, nilai yang boleh berkisar dari unit hingga puluhan miliamp, bergantung pada jenis litar mikro dan voltan sumber kuasa. Denyutan voltan pendek U2 akan terbentuk merentasi perintang. Lebih-lebih lagi, kedua-duanya pada masa hadapan dan kemelesetan.

Dengan kata lain, kekerapan denyutan asal akan berganda.

Rintangan perintang tidak boleh tinggi untuk mengelakkan gangguan mod pengendalian elemen litar mikro. Ini bermakna beban impedans rendah dengan rintangan 50...75 Ohm boleh disambungkan kepada output frekuensi tinggi.

Bagi penjana yang dipertimbangkan, amplitud maksimum denyutan pada output frekuensi tinggi ialah 100...150 mV, dan arus yang digunakan daripada sumber kuasa tidak melebihi 1.6 mA. Penjana direka untuk digunakan semasa menguji penguat AF, pembesar suara tiga program dan penerima radio pada jalur LW dan MW.

struktur CMOS

Transistor kesan medan ialah peranti semikonduktor yang melaluinya aliran pembawa cas utama mengalir, dikawal oleh medan elektrik melintang, yang dicipta oleh voltan yang dikenakan antara pintu dan longkang atau antara pintu dan sumber.

Oleh kerana prinsip operasi transistor kesan medan adalah berdasarkan pergerakan pembawa cas utama dari jenis yang sama (elektron atau lubang), peranti sedemikian juga dipanggil unipolar, dengan itu membezakannya dengan yang bipolar.

Transistor kesan medan dikelaskan kepada peranti dengan persimpangan p-n kawalan dan dengan pintu terlindung, apa yang dipanggil transistor MOS (metal-dielectric-semiconductor), yang juga dipanggil transistor MOS (metal-oxide-semiconductor), dan yang terakhir. dibahagikan kepada transistor dengan saluran terbina dalam dan peranti dengan saluran teraruh.

Parameter utama transistor kesan medan termasuk: rintangan input, rintangan dalaman transistor, juga dipanggil output, kecuraman ciri pintu longkang, voltan potong dan beberapa yang lain.

Transistor kesan medan dengan persimpangan p-n kawalan ialah transistor kesan medan di mana plat semikonduktor, contohnya jenis-n, mempunyai elektrod (saliran dan punca) pada hujung bertentangan, dengan bantuannya ia disambungkan kepada terkawal. litar. Litar kawalan disambungkan ke elektrod ketiga (pintu) dan dibentuk oleh kawasan dengan jenis kekonduksian yang berbeza, dalam kes ini jenis p.

Sumber kuasa yang disertakan dalam litar input mencipta voltan terbalik pada satu persimpangan p-n. Sumber ayunan yang diperkuatkan juga termasuk dalam litar input. Apabila voltan masukan berubah, voltan terbalik pada persimpangan p-n berubah, dan oleh itu ketebalan lapisan penyusutan (saluran-n) berubah, iaitu, kawasan keratan rentas kawasan di mana aliran utama pembawa caj pas. Kawasan ini dipanggil saluran.

Ciri tersendiri struktur CMOS berbanding dengan struktur MOS lain (N-MOS, P-MOS) ialah kehadiran kedua-dua transistor kesan medan saluran n dan p; Akibatnya, litar CMOS mempunyai kelajuan operasi yang lebih tinggi dan penggunaan kuasa yang lebih rendah, tetapi pada masa yang sama ia dicirikan oleh proses pembuatan yang lebih kompleks dan kepadatan pembungkusan yang lebih rendah.

Tahap logik litar mikro CMOS dengan bekalan lima volt ditunjukkan dalam Rajah 9.

Had sifar logik dan satu tahap untuk litar mikro CMOS dengan bekalan kuasa lima volt ditunjukkan dalam Rajah. 10.

nasi. 10. Tahap isyarat logik pada input litar mikro CMOS digital.

Daripada Rajah 10 dapat dilihat bahawa margin dalam tahap tindak balas untuk memastikan imuniti hingar untuk CMOS adalah lebih daripada 1.1 V. Ini hampir tiga kali ganda lebih daripada TTL.

Apabila voltan bekalan berkurangan, sempadan sifar logik dan satu logik beralih mengikut perkadaran dengan perubahan voltan bekalan.

keluarga cip CMOS

Cip CMOS pertama tidak mempunyai diod perlindungan pada input, jadi pemasangannya menimbulkan kesukaran yang ketara. Ini adalah keluarga cip siri K172. Keluarga cip siri K176 yang dipertingkatkan seterusnya menerima diod pelindung ini. Ia agak biasa hari ini. Siri K1561 (analog asing bagi litar mikro ini ialah C4000B) melengkapkan pembangunan litar mikro CMOS generasi pertama. Dalam keluarga ini, kelajuan 90ns dan julat voltan bekalan 3..15V telah dicapai.

Perkembangan selanjutnya litar mikro CMOS ialah siri SN74HC. Litar mikro ini tidak mempunyai analog domestik. Mereka mempunyai kelajuan 27ns dan boleh beroperasi dalam julat voltan 2..6V. Mereka bertepatan dalam pinout dan julat fungsi dengan litar mikro TTL, tetapi tidak serasi dengannya dalam tahap logik, oleh itu, pada masa yang sama, litar mikro siri SN74HCT (analog domestik - K1564), serasi dengan litar mikro TTL dan dalam tahap logik, telah dibangunkan.

Pada masa ini, terdapat peralihan kepada bekalan kuasa tiga volt. Litar mikro SN74ALVC dengan masa tunda isyarat 5.5 ns dan julat kuasa 1.65..3.6 V telah dibangunkan untuknya. Litar mikro yang sama ini mampu beroperasi dengan bekalan kuasa 2.5 volt. Masa tunda isyarat meningkat kepada 9ns.

Keluarga litar mikro CMOS yang paling menjanjikan dianggap sebagai keluarga SN74AUC dengan masa tunda isyarat 1.9ns dan julat kuasa 0.8..2.7V.

Cip digital logik bergandingan pemancar Maklumat am tentang imm ESL

Litar bersepadu berdasarkan logik berganding pemancar (ECL) telah meluas sebagai asas unsur untuk pengkomputeran berkelajuan tinggi dan peralatan elektronik. Litar mikro berasaskan ESL mempunyai beberapa kelebihan yang memberikan kelebihan berbanding litar mikro lain dalam pembinaan peralatan kelas ini:

1. Litar yang baik dan kecanggihan teknikal dan, sebagai akibatnya, kos pembuatan yang agak rendah.

Prestasi tinggi dengan penggunaan kuasa purata atau prestasi ultra tinggi dengan penggunaan kuasa tinggi.

Tenaga pensuisan rendah.

Imuniti bunyi relatif tinggi.

Kestabilan tinggi parameter dinamik apabila menukar suhu operasi dan voltan bekalan.

Kapasiti beban yang besar.

Kebebasan penggunaan semasa daripada frekuensi pensuisan.

Keupayaan IC untuk beroperasi pada talian dan beban komunikasi impedans rendah.

Set litar mikro berfungsi yang luas.

10. Kemudahan penggunaan dalam keadaan susun atur berketumpatan tinggi menggunakan pendawaian bercetak berbilang lapisan dan kabel sepaksi dan rata bergalangan rendah.

Pada masa ini, IC ESL adalah litar mikro berasaskan silikon terpantas yang dihasilkan oleh industri di negara kita dan di luar negara. Pengalaman dalam reka bentuk peralatan menunjukkan bahawa penggunaan IC ESL adalah optimum untuk pembinaan peranti radio-elektronik berkelajuan tinggi, khususnya komputer berkelajuan tinggi, dan kurang berkesan dalam pembangunan peranti radio-elektronik berkelajuan rendah dan sederhana.

Prestasi tinggi adalah disebabkan oleh fakta bahawa transistor dalam elemen ini beroperasi dalam mod tak tepu, akibatnya pengumpulan dan penyerapan pembawa caj minoriti dihapuskan.

Secara struktur, elemen asas ESL mengandungi: sumber voltan rujukan (VS), suis arus (TS) dan pengikut pemancar.

Suis arus masukan adalah berdasarkan litar dengan pemancar gabungan (Rajah 11). Kelebihan utamanya: ketekalan jumlah arus pemancar / e = 1 eh 1 + saya e2 dalam proses kerja; ketersediaan output langsung dan songsang U keluar1, U keluaran2 .

nasi. 11. Elemen logik asas ESL

Litar mikro ESL digital moden termasuk siri IC 100, K100, 500, K500, 1500, KI500.

Masa tunda biasa unsur logik IC siri K1550 ialah 0.7 ns, siri K500 0.5...2 ns; siri 138 2.9 ns. Litar mikro ESL mempunyai imuniti hingar untuk tahap voltan rendah dan tinggi sekurang-kurangnya 125 mV dan 150 mV, sebaran voltan keluaran tahap rendah ialah 145...150 mV, tahap tinggi ialah 200 mV. Amplitud isyarat logik U l sehingga 800 mV. Dalam siri IC 500, tahap penyepaduan adalah sehingga 80 elemen logik pada cip; set litar mikro berfungsi - 48 pengubahsuaian, kuasa yang digunakan oleh elemen P periuk = 8...25 mW (dalam keadaan tidak dimuatkan), tenaga yang digunakan apabila menukar A = 50 pJ.

Elemen logik asas IC K500, disebabkan oleh kehadiran output langsung dan songsang, secara serentak melaksanakan dua fungsi: ATAU TIDAK Dan ATAU. Dalam logik negatif fungsi dilakukan T/T-TIDAK. Litar elektrik unsur ESL asas terdiri daripada tiga litar (Rajah 12): suis arus (TS), pengikut pemancar keluaran (EF) dan sumber voltan rujukan (RP).

Suis semasa dibina pada transistor VT 1- VT5 dan perintang R1- R7 dan merupakan penguat pembezaan yang beroperasi dalam mod kekunci dan mempunyai beberapa input. Peningkatan bilangan input TP dicapai dengan sambungan selari transistor input tambahan VT 1- VT 4.

Asas LE berfungsi seperti berikut. Apabila digunakan pada semua input litar XI- X4 transistor input voltan tahap rendah (-1.7 V). VT1- VT4 tertutup, transistor VT5 terbuka kerana voltan pada tapaknya U OP = -1.3 V di atas.

Penggunaan kuasa dan pelesapan yang besar adalah keburukan litar mikro ESL, yang merupakan akibat daripada operasinya dalam mod tak tepu. Pembezaan logik yang kecil, dalam satu tangan, meningkatkan prestasi, dan sebaliknya, mengurangkan imuniti bunyi.